Mars 2010, le
3
J'ai
soudé un oscillateur de mon stock (un vieux DIP plastique) sur une carte et
elle démarre et tourne à 100% avec la carte 4 slots et la Radeon PCI.
Ouf,
le PCB est bug free...
Je
vais récupérer l'osc. CMS du proto et le souder sur une carte et envoyer le
tout à Didier pour qu'il puisse travailler.
L'assembleur
est prévenu et une enquête en cours avec le fournisseur... résultat dans la
journée.
Mars 2010, le
2
Contrôle
d'un oscillateur sur une autre carte : tient c'est curieux, les broches
2 & 4 (GND & VDD) sont reliées dans l'osc. Ca explique la fumée.
Il
semble donc que le fournisseur de composants se soit bien trompé sur le
modèle et n'ait pas pris un modèle compatible avec le pin-out standard et la
liste des références que j'avais indiqué (Marques CTS & Fox).
Mars 2010,
le 1
Ca y
est, j'ai récupéré les cartes. C'est beau !
Première
mise sous tension et ... ça fume... Aie !
L'oscillateur
33 MHz du PCI semble monté à l'envers. Je le retourne à 180°.
Re-fumée
!
J'ai
remis le nez dans le source du CPLD pour finir le Burst Lecture du PLX depuis
la SDRAM.
Février
2010
Les
PCB sont revenus chez l'assembleur et je dois lui apporter mes connecteurs...
Visite chez l'assembleur et dernières consignes sur l'implantation pour
éviter toute erreur d'assemblage.
Janvier 2010
Les
PCB des 2 cartes sont partis en fabrication et l'assembleur
approvisionne les composants.
Ca
semble aller pour les films des PCB : pas de problème de lecture.
Décembre
2009
Modification
du routage sur les 2 cartes pour tenir compte du pin-out particulier des
nappes IDE 80 fils.
Envoie
des fichiers au fabricant des PCB pour contrôle de relecture sur leur
station.
Malheureusement
ils ferment pendant les fêtes et il est trop tard pour fabriquer les PCB. Ce
sera pour Janvier 2010.
Le
PLX transfert maintenant en DMA (master sur bus 060) en lecture et en
écriture mais uniquemetn en single access, le burst lecture ne fonctionne
pas.
Septembre
2009, le 1
Ouverture
des commandes/réservations de la CTPCI.
Il
reste encore les accès DMA du PLX et l'IDE à tester.
Août
2009, le 21
Ca
tourne bien avec des nappes 80 fils de 45 cms standards...
J'ai aussi sécurisé les timings sur la CTPCI et sur ABE et SDR (les
chips de la CT60/63)...
Du coup je passe de 100 à 105 Mhz sur l'ensemble... la seule limite
restante étant celle du 060 et de son mode de refroidissement.
Ceux qui butaient à 107 ou 108 Mhz vous surement avoir une très bonne
surprise...
Le record est à 108 sans CTPCI... Ma
config tourne à 105 Mhz avec la CTPCI...
Autre nouvelle,
le BURST du 060 avec des instructions MOVE16 fonctionne...
Il reste à tester :
- PLX master pour DMA
- Interruptions
- Port IDE
J'ai pu lancer qq softs en 1024*768*256c ou TC...
Bonne nouvelle : Cubase
Audio 2.6 tourne dans ces resols !
Août
2009, le 13
Depuis
hier l'ensemble CT60 + CTPCI tourne à 100 Mhz et quel plaisir de voir des
benchs avec Kronos
en 640*480*256c et en 1024*768*TC ! Didier a bien travaillé quand on
voit une VDI 10 fois plus rapide que sur CT60-100/25Mhz et 7 fois plus
rapide que sur Hades 060 !
J'ai
testé avec succès 2 nappes de 30 cms (j'étais jusque là avec 2
de 10cms) en 40 fils. Il reste à tester des 80 fils qui offrent de toute
façon de meilleurs perfs... donc pas de soucis.
Il
me reste à tester le BURST du 060 car pour l'instant tout ceci se passe
en single access (eh oui les benchs vont grimper...)
J'ai
reçu le nouveau TOS avec fonction DMA... Je vais pouvoir tester l'arbitreur
de bus de la CT60 (jamais testé à part avec les Blitter et SDMA du
Falcon...)
Août
2009, le 12
Quelques
jours de réflection et quelques nouveaux tests avec l'analyseur logique
pour me persuader que la cause des ennuies vient des horloges et plus
particulièrement du chip cypress qui divise la clock de la CT par 2.
Je
le dessoude et connecte en direct la clock CT et passe par le CPLD pour
diviser la clock CT par 2. Le CPLD entraine un retard de 5ns environ pour
la clock du PLX.
Mais
le fonctionnement est maintenant parfait à 66 Mhz et tous les tests sont
ok. La radeon marche bien ! Plus de crash.
Je
boot aussi à 95 Mhz mais il y a des crashs dus au timing a modifier dans
le CPLD.
Nous
allons bientôt pouvoir tester le DMA du PLX.
Juillet
2009, le 19
Yeah,
nous l'avons ce premier
écran de la Radeon. Il semble que nous avons eu des problèmes avec
la lecture du BIOS de la carte et finalement le dernier problème était
l'initialisation e la PLL.
Nous
en savons pas encore pourquoi mais le VGA BIOS n'écrit pas les bonnes
valeurs dans les registres de la PLL...
Didier
a forcé les bonnes données dans les registres directement sans le BIOS
et cela fonctionne...
OK
nous avons un bus
error avant d'arriver au bureau mais c'est pas important ... ;-)
Juillet
2009, le 16
Après 2 semaines d'essais
pour dialoguer avec le bridge PLX, nous avons réussi à lire et écrire
les registres du PLX.
Actuellement les tests
montrent que nous pouvons tourner jusqu'à 85 Mhz avec une bonne liaison
entre la CT60 et la CTPCI.
Le PLX9054 n'est pas
capable de dépasser les 50 Mhz, c'est pourquoi la logique de la CTPCI
adapte les signaux pour une horloge CT60 /2 pour le PLX.
Maintenant le PLX tourne à
42.5 Mhz. Bien sur le PCI est à 33.
Les test finaux serviront
à vérifier la stabilité d'une config. à 100/50 Mhz.
MAIS actuellement; après
10 jours de stress et de tentatives nous ne sommes pas capables de bien
dialoguer avec la Radeon.
Oh, bien sur le PCI BIOS scan
fonctionne bien et trouve la carte avec son ID ATI dans les registres de
la Radeon...et ce sur les 4 slots PCI.
Mais quand nous chargeons
le BIOS ROM d'ATI et lançons l'emulateur X86, les choses se compliquent :
Master Aborts et Parity Errors arrivent et/ou le code X86 est mauvais.
Nous avons réduit la
longueur des nappes PCI à 10 cms et descendu la clock PCI à 16 Mhz mais
sans résultats... ce qui me fait penser que ce damné PCI bus est ok et
que le problème est un bug vicieux dans le soft ou une mauvaise init de
la Radeon...
C'est si étrange alors que
cette famille de carte Radeon tourne bien sur la carte ColdFire chez
Didier.
Je suis un peu effrayé de
penser que cette situation pourrait durer un long moment avant que nous
découvrions la cause de ce comportement.
Une bonne nouvelle c'est
que pour l'instant il n'y a que 2 modifications mineures sur la carte
CTPCI et 1 modification mineure sur la carte 4 slots PCI, ce qui signifie
par trop de frais en nouveaux films pour produire la série.
Les prochaines nouvelles
devraient être bonnes...
Juin 2009,
le 19
Cela
fait 1 semaine que j'ai reçu les derniers composants manquants et je viens
seulement de finir le montage des protos.
Bonne
première nouvelle : aucune erreur sur le plan mécanique; tout s'insère
parfaitement sur la CT60.
Quelques
photos avant la mise sous tension et les contrôles électriques, puis le
lancement du software.
Juin 2009,
le 2
Après
quelques problèmes de fabrication du à des mauvais réglages du DRC du
logiciel, ça y est, les cartes sont faites et viennent d'arriver ce matin
(2 juin) : PCB-proto.jpg
Mars 2009
Nouveau
design de la CTPCI
:
- Ajout
d'un port IDE (mode PIO4) 100% compatible et 50 % plus rapide que celui du
Falcon (PIO3 dans Combel) avec
registres dans la logique pour optimiser les timings de transferts selon la
vitesse de la CT60/63. Désolé, mais il faut connecter 1 fil sur le Falcon
pour utiliser ce port IDE. Il sera possible d'utiliser les 2 ports IDE, soit
4 périphériques.
-
Nouveau CPLD avec 2 fois plus de logique (288 registres). Les transfers en
lecture du PLX (depuis la SDRAM) sont maintenant supportés en BURST. Les
écritures du PLX dans la SDRAM ne sont pas possibles en BURST du fait de la
différence de clock entre PLX et CT60/63 (le PLX est 2 fois plus lent).
Nouveau
design de la carte PCI
4 Slots :
-
Changement des dimensions pour une meilleur intégration dans les towers PC.
-
Passage de 4 couches à double face pour réduire les coûts.
-
Nouveaux trous de
fixation dans le tower.
Décembre
(5) 2008
Ajout
d'un connecteur d'alimentation drive 5 1/4 sur les cartes principales et
slots PCI.
Ajout
d'un convertisseur linéaire 5V->3.3V 4A sur la carte slots PCI.
Ajout
des trous de fixation de la carte slots PCI.
Octobre
(28) 2008
Routage
de la carte terminé. Vérifications OK. Prochaine étape : prototype.
Septembre
2008
Essai
d'auto-routage : 97.4% de 1138 nets. Il reste quelques réglages à faire,
du travail manuel, quelques composants à choisir et les pistes des horloges
à tuner.
Septembre 2007
à Mars 2008
Les
schémas hiérarchiques sont terminés. Cette conception par bloc permet de
réutiliser des blocs dans d'autres projets... Je vais donc pouvoir passer
au placement des composants avec quelques uns à créer dans la
bibliothèque... Je vous présente le sheet
'TOP' du projet CTPCI : les
différents blocs pointent sur des pages de schéma. Voici celle du
PLX.
Août 2007
Enfin un
peu d'argent pour acheter de quoi monter un PC puissant dans mon studio de
la semaine pour faire tourner la suite Dx Designer et PADS Layout +
Router de Mentor Graphics avec ma licence enregistrée qui vaut 6000€...
Janvier à
Juin 2007
Le
projet est au ralenti pour cause de travail à l'étranger et donc des
horaires très chargés et des we très courts... Ceci dit, j'ai terminé le
design du CPLD (merci les A/R en TGV) et je vais repasser aux schémas.
Septembre 2006
Après
une longue période très occupée, je reviens sur le design de la CTPCI.
Recherche
d'un meilleur logiciel de CAO pour accélérer la conception du PCB.
Mai 2006
Réflexion
sur ajout d'un port IDE : négatif (pas de place et peut être réalisé
avec une carte PCI).
Avril 2006
Etude approfondie du PLX9054 pour déterminer le câblage avec le bus CT.
Etude des
taux de transfert PCI-->Local (PCI master et DMA) selon les choix techniques pour
la logique 'glue' : CPLD ou FPGA.
Mars 2006
Reprise du
projet.
Rafraîchissement
des connaissances PCI.
Début
d'écriture de la documentation pour les développeurs.
Novembre
2005
Confirmation
de la faisabilité du project.
Arrêt
projet
Août 2005
Annonce du
projet et sondage sur la communauté des utilisateurs de CT.
